一种窄脉宽信号展宽电路、信号处理系统

来源：大鱼游戏官网    发布时间：2025-11-26 18:09:29

  (73)专利权人荣湃半导体,上海,有限公司地址200120上海市浦东新区中国,上海,自由贸易试验区博霞路22号309室

  本实用新型提供一种窄脉宽信号展宽电路、信号处理系统,属于信号处理技术领域,包括,一反相电路、一延时反相电路和一逻辑控制电路,反相电路的第一输入端连接一输入信号,反相电路的第二输入端连接逻辑控制电路的第一输出端,反相电路的第三输入端连接逻辑控制电路的第二输出端,延时反相电路的输入端连接反相电路的输出端,逻辑控制电路的第一输入端连接反相电路的输出端,逻辑控制电路的第二输入端连接延时反相电路的输出端。有益效果在于,能够有效滤除输入信号中的毛刺,使得信号能战场传输,且响应速度较快。

  1.一种窄脉宽信号展宽电路,其特征是,包括,一反相电路、一延时反相电路和一逻辑控制电路,

  所述反相电路的第一输入端连接一输入信号,所述反相电路的第二输入端连接所述逻辑控制电路的第一输出端,所述反相电路的第三输入端连接所述逻辑控制电路的第二输出端,

  所述逻辑控制电路的第一输入端连接所述反相电路的输出端,所述逻辑控制电路的第二输入端连接所述延时反相电路的输出端。

  2.根据权利要求1所述的窄脉宽信号展宽电路,其特征是,所述延时反相电路被配置为执行一预设延时时间的延时。

  3.根据权利要求1所述的窄脉宽信号展宽电路,其特征是,所述反相电路为CMOS反相器。

  4.根据权利要求1所述的窄脉宽信号展宽电路,其特征是,所述逻辑控制电路包括,一第一逻辑门、一第二逻辑门、一第一晶体管和一第二晶体管,

  所述第一逻辑门的输入端分别连接所述反相电路的输出端和所述延时反相电路的输出端,所述第一逻辑门的输出端连接所述第一晶体管的栅极,所述第一晶体管的源极连接电源端,所述第一晶体管的漏极作为所述逻辑控制电路的第一输出端,

  所述第二逻辑门的输入端分别连接所述反相电路的输出端和所述延时反相电路的输出端,所述第二逻辑门的输出端连接所述第二晶体管的栅极,所述第二晶体管的源极接地,所述第二晶体管的漏极作为所述逻辑控制电路的第二输出端。

  5.根据权利要求4所述的窄脉宽信号展宽电路,其特征是,所述第一逻辑门为或非门。

  6.根据权利要求4所述的窄脉宽信号展宽电路,其特征是,所述第二逻辑门为与非门。

  7.根据权利要求4所述的窄脉宽信号展宽电路,其特征是,所述第一晶体管为PMOS管。

  8.根据权利要求4所述的窄脉宽信号展宽电路,其特征是,所述第二晶体管为NMOS管。

  9.根据权利要求1所述的窄脉宽信号展宽电路,其特征是,所述延时反相电路包括,一延时模块和一反相器,所述延时模块的输入端连接所述反相电路的输出端,所述延时模块的输出端连接所述反相器,所述反相器作为所述延时反相电路的输出端。

  10.一种信号处理系统,其特征是,包括如权利要求1‑9任意一项所述的窄脉宽信号展宽电路,还包括,通过一信号传输系统与所述窄脉宽信号展宽电路连接的一滤波器。

  [0001]本实用新型涉及信号处理技术领域,尤其涉及一种窄脉宽信号展宽电路、信号处理系统。

  [0002]在信号传输系统中,由于系统带宽能力的限制,当输入信号的脉宽过窄(如噪声毛刺),传输会丢掉沿信息,导致输出错误。如图1所示,当输入信号IN的脉宽twd1系统带宽tbw时,t1时刻的上升沿能够顺利传输,而t2时刻的下降沿无法正常传输,导致信号出错,当输入信号IN的脉宽twd0系统带宽tbw时,t3时刻的下降沿能够顺利传输,而t4时刻的上升沿无法正常传输,导致信号出错。

  [0003]现存技术中,通过在输入信号之后加入滤波器,如图2所示,通过将脉宽小于系统带宽tbw的信号滤除,但该方案中信号脉宽在滤波器带宽附近还是会有毛刺出现,因而无法完全解决上述问题。

  [0004]未解决以上技术问题,本实用新型提供了一种窄脉宽信号展宽电路、信号处理系统。

  [0006]一种窄脉宽信号展宽电路,包括,一反相电路、一延时反相电路和一逻辑控制电路,

  [0007]所述反相电路的第一输入端连接一输入信号,所述反相电路的第二输入端连接所述逻辑控制电路的第一输出端,所述反相电路的第三输入端连接所述逻辑控制电路的第二输出端,

  [0009]所述逻辑控制电路的第一输入端连接所述反相电路的输出端,所述逻辑控制电路的第二输入端连接所述延时反相电路的输出端。

  [0010]上述的窄脉宽信号展宽电路,其中,所述延时反相电路被配置为执行一预设延时时间的延时。

  [0011]上述的窄脉宽信号展宽电路,其中,所述反相电路为CMOS反相器。

  [0012]上述的窄脉宽信号展宽电路,其中,所述逻辑控制电路包括,一第一逻辑门、一第二逻辑门、一第一晶体管和一第二晶体管,

  [0013]所述第一逻辑门的输入端分别连接所述反相电路的输出端和所述延时反相电路的输出端,所述第一逻辑门的输出端连接所述第一晶体管的栅极,所述第一晶体管的源极连接电源端,所述第一晶体管的漏极作为所述逻辑控制电路的第一输出端,

  [0014]所述第二逻辑门的输入端分别连接所述反相电路的输出端和所述延时反相电路的输出端,所述第二逻辑门的输出端连接所述第二晶体管的栅极,所述第二晶体管的源极

  [0017]上述的窄脉宽信号展宽电路,其中,所述第一晶体管为PMOS管。

  [0018]上述的窄脉宽信号展宽电路,其中,所述第二晶体管为NMOS管。

  [0019]上述的窄脉宽信号展宽电路,其中,所述延时反相电路包括,一延时模块和一反相器,所述延时模块的输入端连接所述反相电路的输出端,所述延时模块的输出端连接所述反相器,所述反相器作为所述延时反相电路的输出端。

  [0020] 本实用新型还提供一种信号处理系统,包括如上述的窄脉宽信号展宽电路,还包括,通过一信号传输系统与所述窄脉宽信号展宽电路连接的一滤波器。

  [0022] 本实用新型提供一种窄脉宽信号展宽电路,能够有效滤除输入信号中的毛刺,使得信号能战场传输,且响应速度较快。

  [0023] 图1为现存技术中,信号传输系统输入的信号脉宽过窄时的波形示意图,

  [0025] 图3为本实用新型较佳实施例中,窄脉宽信号展宽电路的结构框图,

  [0026] 图4为本实用新型较佳实施例中,窄脉宽信号展宽电路具体实施的示意图,

  [0027] 图5为本实用新型较佳实施例中,窄脉宽信号展宽电路中关键节点的波形示意图,

  [0029] 下面将结合本实用新型实施例中的附图,对本实用新型实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本实用新型一部分实施例,而不是全部的实施例。基于本实用新型中的实施例,本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例,都属于本实用新型保护的范围。

  [0030] 需要说明的是,在不冲突的情况下,本实用新型中的实施例及实施例中的特征可以相互组合。

  [0031] 下面结合附图和具体实施例对本实用新型作进一步说明,但不作为本实用新型的限定。

  [0032] 参见图3和图4,本实用新型的较佳的实施例中,基于现存技术中存在的以上问题,现提供一种窄脉宽信号展宽电路,应用于数字传输系统,特别是数字隔离器领域,该电路具体包括,一反相电路1、一延时反相电路2和一逻辑控制电路3,

  [0033] 反相电路1的第一输入端连接一输入信号,反相电路1的第二输入端连接逻辑控制电路3的第一输出端,反相电路1的第三输入端连接逻辑控制电路3的第二输出端,

  [0035] 逻辑控制电路3的第一输入端连接反相电路1的输出端,逻辑控制电路3的第二输入端连接延时反相电路2的输出端。

  [0036] 上述的窄脉宽信号展宽电路,其中,延时反相电路2被配置为执行一预设延时时间te的延时。

  [0037] 具体的,当输入信号的脉宽大于或等于预设延时时间te翻转时,延时反相电路2仅做延时处理,当输入信号的脉宽小于预设延时时间te翻转时,延时反相电路2将小于预设延时时间te的输入信号的脉宽展宽至预设延时时间te。

  [0038] 上述的窄脉宽信号展宽电路,其中,反相电路1为CMOS反相器。

  [0040] 上述的窄脉宽信号展宽电路,其中,逻辑控制电路3包括,一第一逻辑门、一第二逻辑门、一第一晶体管Mp1和一第二晶体管Mn1,

  [0041] 第一逻辑门的输入端分别连接反相电路1的输出端和延时反相电路2的输出端,第一逻辑门的输出端连接第一晶体管Mp1的栅极,第一晶体管Mp1的源极连接电源端,第一晶体管Mp1的漏极作为逻辑控制电路3的第一输出端,

  [0042] 第二逻辑门的输入端分别连接反相电路1的输出端和延时反相电路2的输出端,第二逻辑门的输出端连接第二晶体管Mn1的栅极,第二晶体管Mn1的源极接地,第二晶体管Mn1的漏极作为逻辑控制电路3的第二输出端。

  [0043] 具体的,第一逻辑门只有在反相电路1的输出端和延时反相电路2的输出端信号均为0时,才会输出逻辑电平为1的控制信号,使得第一晶体管Mp1截止,在反相电路1的输出端的信号为1和/或延时反相电路2的输出端的信号为1的情况下,输出逻辑电平为0的控制信号,使得第一晶体管Mp1导通。

  [0044] 第二逻辑门只有在反相电路1的输出端和延时反相电路2的输出端信号均为1时,才会输出逻辑电平为0的控制信号,使得第二晶体管Mn1截止,在反相电路1的输出端的信号为0和/或延时反相电路2的输出端的信号为0的情况下,输出逻辑电平为1的控制信号,使得第二晶体管Mn1导通。

  [0045] 具体的,上述CMOS反相器用于对输入信号进行反相处理。在第一晶体管Mp1截止时,保持之前的逻辑电平,先不对输入信号执行反相处理。在第二晶体管Mn1截止时,保持之前的逻辑电平,先不对输入信号执行反相处理。

  [0046] 上述的窄脉宽信号展宽电路,其中,第一逻辑门为或非门nor2。

  [0047] 上述的窄脉宽信号展宽电路,其中,第二逻辑门为与非门nand2。

  [0048] 上述的窄脉宽信号展宽电路,其中,第一晶体管Mp1为PMOS管。

  [0049] 上述的窄脉宽信号展宽电路,其中,第二晶体管Mn 1为NMOS管。

  [0050] 上述的窄脉宽信号展宽电路,其中,延时反相电路2包括,一延时模块Delay和一反相器inv,延时模块Delay的输入端连接反相电路1的输出端,延时模块Delay的输出端连接反相器inv,反相器inv作为延时反相电路2的输出端。

  [0051] 于上述较佳的实施例中,如图5所示,为本实用新型较佳的实施例中窄脉宽信号展宽电路中关键节点电压的波形示意图,相关波形符号定义如下,

  [0059] 当输入信号A起始输入为0,此时中间信号B(1 )输出信号C(0)第一逻辑信号D,

  [0060] t1时刻,输入信号A由0变为1 ,然后中间信号B立即由1→0,此时,由于延时模块Delay输出的输出信号C依然保持为0,第一逻辑信号D由0→1,第二逻辑信号E保持为1,

  [0061] 当输入信号A在预设延时时间te内由1变为0,由于第一逻辑信号D(1 )所以,中间信号B保持为0,等待预设延时时间te之后,在t2时刻,中间信号B,0传递给输出信号C,输出信号C变为1,然后第一逻辑信号D立即由1→0,中间信号B变为1,第二逻辑信号E变为0,

  [0062] 中间信号B变为1后再等待预设延时时间te,在t3时刻,输出信号C变为0,以此来实现将输入信号A延时了预设延时时间te,并将输入信号中小于预设延时时间te的脉宽展宽到了预设延时时间te的脉宽,得到输出信号C。

  [0063] 当输入信号A起始输入为1 ,此时中间信号B(0)输出信号C(1 )第一逻辑信号D,

  [0064] t4时刻,输入信号A由1变为0,然后中间信号B立即由0→1 ,此时,由于延时模块Delay输出的输出信号C依然保持为1,第二逻辑信号E立即变为0,第一逻辑信号D保持为0,

  [0065] 当输入信号A在预设延时时间te内变为1 ,由于第二逻辑信号E(0)所以,中间信号B保持为1,等待预设延时时间te之后,在t5时刻,中间信号B,1传递给输出信号C,输出信号C变为0,然后第二逻辑信号E立即由0→1,中间信号B变为0,第一逻辑信号D变为1,

  [0066] 中间信号B变为0后再等待预设延时时间te,在t6时刻,输出信号C变为1,以此来实现将输入信号A延时了预设延时时间te,并将输入信号中小于预设延时时间te的脉宽展宽到了预设延时时间te的脉宽,得到输出信号C。

  [0067] 对于输入信号的脉宽大于预设延时时间te的情况下,延时模块Delay仅仅对输入信号A进行延时处理,不做展宽处理。

  [0068] 本实用新型还提供一种信号处理系统,包括如上述的窄脉宽信号展宽电路,如图6所示,还包括,通过一信号传输系统与窄脉宽信号展宽电路连接的一滤波器。

  [0069] 具体的,输入信号A进入窄脉宽信号展宽电路后,将其中的窄脉宽信号展宽至预设延时时间te,而后通过信号传输系统将窄脉宽信号展宽电路执行展宽处理后的输出信号C 传输至滤波器,进行滤波处理,得到去除毛刺后的有用信号。进一步的,该滤波器为低通滤波器,用于将输出信号C中小于低通滤波器的滤波宽度的部分滤除。

  [0070] 以上所述仅为本实用新型较佳的实施例,并非因此限制本实用新型的实施方式及保护范围,对于本领域技术人员而言,应当能够意识到凡运用本说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案,均应当包含在本实用新型的保护范围内。